Đề thi giữa kỳ HK2 - Xử lý tín hiệu số với FPGA - ĐH Bách Khoa TPHCM (2011-2012) - Có đáp án

Ngành Khoa học - Kỹ thuật,Đề thi
  Đánh giá    Viết đánh giá
 15      643      0
Phí: Tải Miễn phí
Mã tài liệu
d7wntq
Danh mục
Ngành Khoa học - Kỹ thuật,Đề thi
Thể loại
Đề thi, Xử lý tin hiệu số, Điện-Điện tử, ĐH bách khoa
Ngày đăng
24/2/2014
Loại file
pdf
Số trang
1
Dung lượng
0.21 M
Lần xem
643
Lần tải
15
  DOWNLOAD

Đề thi giữa kỳ HK2 - Xử lý tín hiệu số với FPGA - ĐH Bách Khoa TPHCM (2011-2012) - Có đáp án. Khoa Điện-Điện tử, Bộ môn Điện Tử.

HƯỚNG DẪN DOWNLOAD TÀI LIỆU

Bước 1:Tại trang tài liệu thuvienmienphi bạn muốn tải, click vào nút Download màu xanh lá cây ở phía trên.
Bước 2: Tại liên kết tải về, bạn chọn liên kết để tải File về máy tính. Tại đây sẽ có lựa chọn tải File được lưu trên thuvienmienphi
Bước 3: Một thông báo xuất hiện ở phía cuối trình duyệt, hỏi bạn muốn lưu . - Nếu click vào Save, file sẽ được lưu về máy (Quá trình tải file nhanh hay chậm phụ thuộc vào đường truyền internet, dung lượng file bạn muốn tải)
Có nhiều phần mềm hỗ trợ việc download file về máy tính với tốc độ tải file nhanh như: Internet Download Manager (IDM), Free Download Manager, ... Tùy vào sở thích của từng người mà người dùng chọn lựa phần mềm hỗ trợ download cho máy tính của mình  

NỘI DUNG TÀI LIỆU

Đề thi giữa kỳ HK2 - Xử lý tín hiệu số với FPGA - ĐH Bách Khoa TPHCM (2011-2012) - Có đáp án

 

HÌNH ẢNH DEMO
Tài liệu Đề thi giữa kỳ HK2 - Xử lý tín hiệu số với FPGA - ĐH Bách Khoa TPHCM (2011-2012) - Có đáp án slide 1

Tài liệu Đề thi giữa kỳ HK2 - Xử lý tín hiệu số với FPGA - ĐH Bách Khoa TPHCM (2011-2012) - Có đáp án slide 2

Tài liệu Đề thi giữa kỳ HK2 - Xử lý tín hiệu số với FPGA - ĐH Bách Khoa TPHCM (2011-2012) - Có đáp án slide 3


Chỉ xem 5 trang đầu, hãy download Miễn Phí về để xem toàn bộ

ĐHQG TPHCM–ĐH Bách Khoa
Khoa Đ-ĐT–BM Điện Tử
GVPT: Hồ Trung Mỹ
Đáp án của Đề kiểm tra giửa HK 2 – NH:2011-2012
Môn: Xử lý tín hiệu số với FPGA – Lớp: DD08DV1
Ngày thi: 03/04/2012 – Thời gian làm bài: 45 phút
(SV được sử dụng tài liệu của mình, KHÔNG được dùng máy tính)
Câu 1: (4 đ)
Cho trước DFG sau và thời gian tính toán của nút được ghi trong dấu ngoặc kế bên nút đó (đơn vị u.t.).
a)
Tìm giới hạn lặp bằng quan sát: (1.5 đ)
Tính các giới hạn vòng trong DFG (1 đ)
Vòng thứ
Các nút trong vòng
Giới hạn vòng (u.t.)
1
A-B-D
(10+2+6)/2
=
18/2
=
9
2
A-B-C-D
(10+2+6+4)/2
=
22/2
=
11
3
A-E-C-D
(10+8+4+6)/2
=
28/2
=
14
4
B-D
(2+6)/1
=
8
5
B-C-D
(2+4+6)/1
=
12
Suy ra giới hạn lặp T = max{các giới hạn vòng} = 14 u.t. (0.5 đ)
)
Tìm giới hạn lặp bằng giải thuật LPM: (2.5 đ)
S1. Lập giản đồ Gd: (0.5 đ)
DSP-FPGA_KTGHK_AY1112-S2_trang 1/3
S2. Lập ma trận L(1) dựa theo Gd: (0.5 đ)
-
S3. Lập các ma trận L(2) và L(3) dựa theo L(1): (1 đ)
S4. Suy ra giới hạn lặp T
=
max{
28/2,
24/2,
40/3
}
=
14 u.t. (0.5đ)
Câu 2: (2 đ)
Một bộ lọc số được mô tả bởi phương trình sau:
y(n) = ax(n) + bx(n–2) + cx(n–4)
a)
Vẽ sơ đồ khối của mạch để cho chu kỳ xung nhịp TCLK = TM + TA (TM là thời gian tính toán của bộ nhân
và TA là thời gian tính toán của bộ cộng): (0.5đ)
)
Vẽ sơ đồ khối của cấu trúc a) với kích thước khối là 3. (1.5 đ)
Ba phương trình ngõ ra: (0.5 đ)
y(3k)
=
ax(3k)
+
x(3k–2)
+
cx(3k–4)
y(3k+1)
=
ax(3k+1)
+
x(3k–1)
+
cx(3k–3)
y(3k+2)
=
ax(3k+2)
+
x(3k)
+
cx(3k-2)
Sơ đồ khối của hệ song song có kích thước khối là 3: (1 đ)
Chú ý từ hệ phương trình ta vẽ trực tiếp sơ đồ khối hoặc biến đổi như trong slide để có dạng gọn hơn!
Hình vẽ sẽ được bổ sung sau!
DSP-FPGA_KTGHK_AY1112-S2_trang 2/3
Câu 3: (4 đ)
Cho trước DFG sau và thời gian tính toán của nút được ghi trong dấu ngoặc kế bên nút đó (đơn vị u.t.).
a)
Tính đường tới hạn (critical path) của DFG: (1 đ)
Đường tới hạn đi qua các nút:
A-E-C
(0.5 đ)
và có giá trị là 10+8+4
=
22 u.t. (0.5 đ)
)
Tái định thì (retiming) DFG để có được giá trị đường tới hạn mới là 10 u.t. ( 3 đ)
Hãy vẽ các nhát cắt trên DFG gốc và vẽ lại hình mới cho mỗi nhát cắt và tính lại đường tới hạn cho DFG
sau cùng.
Nghiệm 1 có được bằng
Nghiệm 2 có được bằng
Tái định thì tại nút A (-2D) rồi nút E(-D)
Tái định thì tiếp nghiệm 1 tại nút B (-D)
Đường tới hạn mới là: 10 u.t. (tại nút A)
Đường tới hạn mới là: 10 u.t. (tại nút A)
Kết thúc bài kiểm tra
DSP-FPGA_KTGHK_AY1112-S2_trang 3/3

Nguồn: thuvienmienphi

 

Bạn phải gởi bình luận/ đánh giá để thấy được link tải

Nếu bạn chưa đăng nhập xin hãy chọn ĐĂNG KÝ hoặc ĐĂNG NHẬP
 
 

BÌNH LUẬN


Nội dung bậy bạ, spam tài khoản sẽ bị khóa vĩnh viễn, IP sẽ bị khóa.
Đánh giá(nếu muốn)
 BÌNH LUẬN

ĐÁNH GIÁ


ĐIỂM TRUNG BÌNH

0
0 Đánh giá
Tài liệu rất tốt (0)
Tài liệu tốt (0)
Tài liệu rất hay (0)
Tài liệu hay (0)
Bình thường (0)
Thành viên
Nội dung đánh giá

 
LINK DOWNLOAD

De-thi-giua-ky-HK2-Xu-ly-tin-hieu-so-voi-FPGA-DH-Bach-Khoa-TPHCM-2011-2012-Co-dap-an.pdf[0.21 M]

File đã kiểm duyệt
     Báo vi phạm bản quyền
Pass giải nén (Nếu có):
thuvienmienphi.com
DOWNLOAD
(Miễn phí)

Tài liệu tương tự